Циклы шины процессора 286


Предыдущая | Следующая

Процессор 286 с помощью контроллера шины 82288 формирует пять типов цикла шины: считывание из памяти, запись в память, считывание из устройств ввода-вывода (УВВ), запись в УВВ и подтверждение прерывания. Процессор подает сигналы *SO/ *S1 и М/ЧО в дешифратор состояния контроллера шины. Контроллер, в свою очередь, формирует пять командных выходов, которые определяют пять типов цикла шины.
На рис. 16.15 показана временная диаграмма цикла считывания. Вверху находятся прямоугольные сигналы синхронизации. Отметим наличие на диаграмме предыдущего цикла и следующего цикла. Благодаря конвейеризации сигналы перекрываются во времени; все четыре устройства процессора 286 работают одновременно.
Первое действие цикла считывания заключается в выводе на системную шину физического адреса. Оно выполняется в конце предыдущего цикла. Одновременно выдаются достоверные сигналы М/*Ю и COD/4NTA. На линии адреса выдаются 24 бита адреса А23—АО.
Сигнал 'READY означает окончание предыдущего цикла и формируются активные сигналы состояния. Для считывания из памяти данных сигналы *SO/ *S1, М/ЧО и COD/4NTA должны определять комбинацию 1010 (табл. 16.2), а для считывания из памяти команды — комбинацию 1011.
Контроллер шины декодируют эти сигналы и формирует сигналы разрешения защелки адреса ALE и считывания из памяти *MRDC. Сигнал ALE становится активным по следующему фронту синхронизации после того, как контроллер шины дешифровал сигналы состояния. Сигнал ALE загружает адрес в защелку, где он остается в течение всего цикла.
Сигналы разрешения данных DEN и передачи-приема данных DT/*R определяют направление передачи данных из памяти в процессор. После этого формируется L-уровень сигнала *MRDC, который разрешает операцию считывания. Биты данных подаются в процессор по линиям D15 — DO и воспринимаются в конце цикла считывания и начала следующего цикла. Сигнал 'READY заканчивает цикл.
Цикл записи развивается аналогично, но есть небольшое различие в сигналах и изменяется направление передачи данных — здесь процессор записывает в память. Адресация проходит так же, но изменяются сигналы состояния: для записи в память сигналы *SO, *S1, M/*IO и COD/4NTA имеют комбинацию ОНО. Контроллер шины формирует тот же сигнал ALE, а вместо сигнала *MRDC выдается сигнал *MWTC.

Сигнал DEN начинается раньше и заходит в следующий цикл. В течение всего цикла записи сохраняется Н-уровень сигнал DT/*R. Цикл записи по-прежнему заканчивает сигнал * READY.
Минимальный цикл шины длится два процессорных такта PCLK. При частоте синхронизации 8 МГц продолжительность такта составляет 125 не, а цикл шины длится 250 не. При работе внешних компонентов с такой скоростью состояния ожидание отсутствует. Состояние ожидания — это такт синхронизации, на который растягивается цикл шины, т.е. 125 не. Иногда с процессором 286 применяются медленные микросхемы памяти или ввода-вывода и для взаимодействия с ними требуется состояния ожидания. Сигнал *READY при необходимости позволяет растянуть цикл шины на любое число состояний ожидания.

 

 Поиск и устранение неисправностей в персональных компьютерах